Modélisation et simulation numérique des propriétés électriques des transistors MOS-SOI avancés PDF Download
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CETTE THESE A POUR BUT DE METTRE EN EVIDENCE ET DE MIEUX COMPRENDRE A L'AIDE DE LA SIMULATION NUMERIQUE ET DE LA MODELISATION ANALYTIQUE LES PRINCIPAUX PHENOMENES PHYSIQUES POUVANT SE PRODUIRE DANS LES TRANSISTORS MOS-SOI SUB-0.1 M. LE PREMIER CHAPITRE EST UNE INTRODUCTION SUR LES PHENOMENES EXISTANT DANS LES TRANSISTORS MOS-SOI PARTIELLEMENT ET COMPLETEMENT DESERTES ET/OU A FILM EXTREMEMENT MINCE DE SILICIUM. DANS CE CHAPITRE, ON DETAILLE AUSSI LE FONCTIONNEMENT DU LOGICIEL (ATLAS) AINSI QUE LES DIFFERENTS MODELES EXISTANTS. LE DEUXIEME CHAPITRE EST UNE ETUDE APPROFONDIE DES EFFETS LIES A L'INTRODUCTION DE L'OXYDE ENTERRE (EFFETS D'AUTO-ECHAUFFEMENT, KINK ET TRANSISTOR BIPOLAIRE PARASITE). PAR AILLEURS, UN MODELE D'AUTO-ECHAUFFEMENT, VALIDE PAR L'EXPERIENCE, EST PROPOSE POUR LES TRANSISTORS MOS-SOI PARTIELLEMENT ET COMPLETEMENT DESERTES. LE CHAPITRE 3 DONNE DES SOLUTIONS POUR MINIMISER LES EFFETS DE CANAUX COURTS (DIBL ET PARTAGE DE CHARGES) ET LES EFFETS DE PORTEURS CHAUDS DANS LES TRANSISTORS MOS-SOI DESCENDANT JUSQU'A 0.05 M DE LONGUEUR DE GRILLE. ENFIN, L'OPTIMISATION DES PERFORMANCES DES TRANSISTORS MOS-SOI SUB-0.1 M EST EFFECTUEE DANS LE CHAPITRE 4. LA TENSION DE SEUIL EST AMELIOREE EN UTILISANT UNE GRILLE MID-GAP. PAR AILLEURS, LE FONCTIONNEMENT DES COMPOSANTS SOI A FILM ULTRA-MINCE DE SILICIUM ET/OU FAIBLEMENT DOPE EST ETUDIE. L'ACCUMULATION DE L'INTERFACE ARRIERE PERMET AUSSI D'AMELIORER LES PERFORMANCES ELECTRIQUES TELS QUE LA PENTE EN FAIBLE INVERSION OU L'EFFET DIBL. FINALEMENT, LE COMPOSANT DONNANT LES MEILLEURES PROPRIETES ELECTRIQUES DANS LE DOMAINE SUB-0.1 M (PENTE SOUS LE SEUIL IDEALE, COURANT DE FUITE REDUIT, COURANT DE FONCTIONNEMENT IMPORTANT, EFFETS DE CANAUX COURTS ET DE PORTEURS CHAUDS REDUITS,) EST LE TRANSISTOR MOS-SOI A DOUBLE GRILLE A INVERSION VOLUMIQUE.
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CETTE THESE A POUR BUT DE METTRE EN EVIDENCE ET DE MIEUX COMPRENDRE A L'AIDE DE LA SIMULATION NUMERIQUE ET DE LA MODELISATION ANALYTIQUE LES PRINCIPAUX PHENOMENES PHYSIQUES POUVANT SE PRODUIRE DANS LES TRANSISTORS MOS-SOI SUB-0.1 M. LE PREMIER CHAPITRE EST UNE INTRODUCTION SUR LES PHENOMENES EXISTANT DANS LES TRANSISTORS MOS-SOI PARTIELLEMENT ET COMPLETEMENT DESERTES ET/OU A FILM EXTREMEMENT MINCE DE SILICIUM. DANS CE CHAPITRE, ON DETAILLE AUSSI LE FONCTIONNEMENT DU LOGICIEL (ATLAS) AINSI QUE LES DIFFERENTS MODELES EXISTANTS. LE DEUXIEME CHAPITRE EST UNE ETUDE APPROFONDIE DES EFFETS LIES A L'INTRODUCTION DE L'OXYDE ENTERRE (EFFETS D'AUTO-ECHAUFFEMENT, KINK ET TRANSISTOR BIPOLAIRE PARASITE). PAR AILLEURS, UN MODELE D'AUTO-ECHAUFFEMENT, VALIDE PAR L'EXPERIENCE, EST PROPOSE POUR LES TRANSISTORS MOS-SOI PARTIELLEMENT ET COMPLETEMENT DESERTES. LE CHAPITRE 3 DONNE DES SOLUTIONS POUR MINIMISER LES EFFETS DE CANAUX COURTS (DIBL ET PARTAGE DE CHARGES) ET LES EFFETS DE PORTEURS CHAUDS DANS LES TRANSISTORS MOS-SOI DESCENDANT JUSQU'A 0.05 M DE LONGUEUR DE GRILLE. ENFIN, L'OPTIMISATION DES PERFORMANCES DES TRANSISTORS MOS-SOI SUB-0.1 M EST EFFECTUEE DANS LE CHAPITRE 4. LA TENSION DE SEUIL EST AMELIOREE EN UTILISANT UNE GRILLE MID-GAP. PAR AILLEURS, LE FONCTIONNEMENT DES COMPOSANTS SOI A FILM ULTRA-MINCE DE SILICIUM ET/OU FAIBLEMENT DOPE EST ETUDIE. L'ACCUMULATION DE L'INTERFACE ARRIERE PERMET AUSSI D'AMELIORER LES PERFORMANCES ELECTRIQUES TELS QUE LA PENTE EN FAIBLE INVERSION OU L'EFFET DIBL. FINALEMENT, LE COMPOSANT DONNANT LES MEILLEURES PROPRIETES ELECTRIQUES DANS LE DOMAINE SUB-0.1 M (PENTE SOUS LE SEUIL IDEALE, COURANT DE FUITE REDUIT, COURANT DE FONCTIONNEMENT IMPORTANT, EFFETS DE CANAUX COURTS ET DE PORTEURS CHAUDS REDUITS,) EST LE TRANSISTOR MOS-SOI A DOUBLE GRILLE A INVERSION VOLUMIQUE.
Author: Narain Arora Publisher: World Scientific ISBN: 9812707581 Category : Technology & Engineering Languages : en Pages : 633
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A reprint of the classic text, this book popularized compact modeling of electronic and semiconductor devices and components for college and graduate-school classrooms, and manufacturing engineering, over a decade ago. The first comprehensive book on MOS transistor compact modeling, it was the most cited among similar books in the area and remains the most frequently cited today. The coverage is device-physics based and continues to be relevant to the latest advances in MOS transistor modeling. This is also the only book that discusses in detail how to measure device model parameters required for circuit simulations. The book deals with the MOS Field Effect Transistor (MOSFET) models that are derived from basic semiconductor theory. Various models are developed, ranging from simple to more sophisticated models that take into account new physical effects observed in submicron transistors used in today's (1993) MOS VLSI technology. The assumptions used to arrive at the models are emphasized so that the accuracy of the models in describing the device characteristics are clearly understood. Due to the importance of designing reliable circuits, device reliability models are also covered. Understanding these models is essential when designing circuits for state-of-the-art MOS ICs.
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La modélisation précise des transistors MOS pour la conception et la simulation de circuits est un défi constant en raison de la nature évolutive de la technologie CMOS. L'objectif de cette thèse est d'une part d'étudier les principaux effets résultant de la miniaturisation des TMOS et d'autre part de proposer des modèles analytiques simples et originaux permettant de les prendre en compte. Les bases physiques nécessaires à la formulation d'un modèle idéal sont présentées au chapitre 2, de même qu'un état de l'art des principaux modèles compacts de TMOS (modèles destinés à la simulation de circuits) actuellement utilisés. Le troisième chapitre est consacré à une étude détaillée du comportement capacitif extrinsèque du TMOS fortement submicronique. Un nouveau modèle de capacités parasites est également proposé puis validé à partir de simulations numériques à deux dimensions. Le quatrième chapitre fait état d'une étude approfondie des effets quantiques au sein des transistors n-MOS. L'influence des effets quantiques sur les différentes caractéristiques électriques (I-V, C-V) du TMOS est discutée. Un nouveau modèle quantique, formulé intégralement en potentiel de surface, est alors développé. Ce modèle est complètement analytique, valable de l'accumulation à l'inversion, et ne nécessite aucun paramètre d'ajustement. Utilisé conjointement à un modèle en feuille de charge, il autorise une description précise et continue des caractéristiques électriques majeures du TMOS telles que les charges, les capacités, le courant de drain, la transconductance, etc. Le nouveau modèle est finalement validé par comparaison avec des résultats expérimentaux de différentes technologies CMOS avancées. En conclusion, cette thèse démontre qu'une approche pragmatique de la modélisation compacte permet de réaliser des modèles simples, efficaces et physiquement cohérents.
Author: So Jeong Park Publisher: ISBN: Category : Languages : fr Pages : 0
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Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la « loi » de Moore, qui définit les tendances de l'industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d'effortssont consentis pour maintenir les performances des composants en dépit des effets de canaux courts,des fluctuations induites par le nombre de dopants.... [2-4]. D'autre part, la réduction des dimensionséquivalentes devient de plus en plus importante de nos jours et de nouvelles solutions pour laminiaturisation reposant sur la conception et les procédés technologiques sont nécessaires. Pour cela,des solutions nouvelles sont nécessaires, en termes de matériaux, d'architectures de composants et detechnologies, afin d'atteindre les critères requis pour la faible consommation et les nouvellesfonctionnalités pour les composants futurs (“More than Moore” et “Beyond CMOS”). A titred'exemple, les transistors à film mince (TFT) sont des dispositifs prometteurs pour les circuitsélectroniques flexibles et transparents.
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Nous proposons un modèle compact du transistor MOS double-grille silicium sur isolant (SOI) en mode de fonctionnement symétrique. Le modèle est basé sur le formalisme EKV et offre les caractéristiques suivantes : une expression analytique simple décrivant le comportement statique et dynamique du dispositif, des relations "directes" entre charges-tensions et tensions-courant, une méthode de calcul numérique robuste et rapide, une implémentation aisée du modèle dans un langage de haut niveau tel que VHDL-AMS permettant ainsi une simulation rapide et précise des caractéristiques électriques. Le modèle prend en compte non seulement les effets de petites géométries tels que l'abaissement de la barrière de potentiel induit par le drain; le partage de charge, la dégradation de la pente sous le seuil ainsi que la réduction de la mobilité des porteurs, mais également les effets dynamiques extrinsèques. Il a été validé pour des dispositifs de longueur de canal de 60nm. Savalidation a été effectuée par comparaison de ses résultats avec ceux obtenus sur le simulateur de composants Atlas/SILVACO.
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A cause de la réduction des dimensions des dispositifs de la micro-électronique, de nombreux effets électriques apparaissent dans les transistors MOS. La contrainte mécanique, le confinement quantique et les fuites sont encore mal pris en compte par les modèles SPICE. L'objectif de cette thèse est d'étudier ces nouveaux effets puis de proposer des solutions valables pour les modèles compacts. Le premier chapitre ne présente pas seulement les bases nécessaires à la modélisation des dispositifs MOS, il donne aussi des exemples de calculs de structures de bandes. Ensuite, ces calculs sont utilisés pour déterminer des propriétés du silicium contraint prêtes à être utilisées dans un simulateur. Le second chapitre traite de la simulation de capacités MOS. Le confinement quantique des porteurs dans le canal et la grille des transistors ainsi que ses conséquences sont étudiés. Un modèle compact est proposé pour prendre en compte ces effets. De plus, des capacités en silicium contraint sont simulées en utilisant les résultats du premier chapitre, elles sont confrontées avec succès à des mesures. Dans le troisième chapitre deux types de fuites sont étudiées : les fuites de grille et de drain. Au sujet de la fuite de grille, un modèle segmenté original est proposé pour modéliser le phénomène de dépolarisation du canal. Au sujet de la fuite de drain, un modèle compact complet de GIDL comprenant le GIDL assisté par pièges est construit et validé sur plusieurs technologies. Le quatrième chapitre est dédié à la validation des modèles compacts. Une vue d'ensemble des modèles existants est donnée. Les principaux problèmes rencontrés sont analysés et des solutions sont proposées
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DANS LA PREMIERE PARTIE DE LA THESE, NOUS PRESENTONS UN NOUVEAU MODE DE FONCTIONNEMENT DES TRANSISTORS MOS SUR SILICIUM SUR ISOLANT, QUI CONSISTE DANS L'INVERSION FORTE ET TOTALE DU FILM DE SILICIUM. NOUS PRESENTONS ENSUITE LES AVANTAGES INDUITS PAR CE NOUVEAU MODE DE FONCTIONNEMENT. NOUS MONTRONS AUSSI QU'IL EST POSSIBLE D'ETABLIR, DANS LES DEUX CAS EXTREMES DE TRANSISTORS A FILM DE SILICIUM RESPECTIVEMENT TRES MINCE ET TRES EPAIS, DES MODELES ANALYTIQUES SIMPLES QUI DECRIVENT ADEQUATEMENT LE FONCTIONNEMENT ELECTRIQUE DES TMOS A VOLUME INVERSE (TMOS-VI) EN REGIME OHMIQUE. LA DEUXIEME PARTIE EST CONSACREE A LA PRESENTATION DES DIVERSES TECHNIQUES NUMERIQUES ET EQUATIONS PHYSIQUES QUE NOUS AVONS RETENUES POUR LA REALISATION DU SIMULATEUR ELECTRIQUE BIDIMENSIONNEL DES STRUCTURES TMOS-SSI: ISIS II. L'OBJET DE LA TROISIEME PARTIE EST D'ILLUSTRER LES POSSIBILITES D'ETUDES PAR LA SIMULATION ELECTRIQUE DES DISPOSITIFS SSI, OFFERTES PAR ISIS II
Author: Antoine Litty Publisher: ISBN: Category : Languages : fr Pages : 0
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A l'heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s'impose comme une alternative pour l'industrie en raison de ses meilleures performances. Dans cette technologie, l'utilisation d'un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l'étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l'aide de simulations numériques et de caractérisations électriques : l'hybridation du substrat (gravure localisée de l'oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d'une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications visées.
Author: Emmanuel Rauly
Author: Emmanuel Rauly
Author: Narain Arora
Author: Mathieu Moreau
Author: Birahim Diagne
Author: Fabien Prégaldiny
Author: So Jeong Park
Author: Birahim Diagne
Author: Fabien Gilibert (Ingénieur INSA).)
Author: Mohcine Benachir
Author: Antoine Litty