Analyse et optimisation des performances électriques des réseaux d'interconnexions et des composants passifs dans les empilements 3D de circuits intégrés PDF Download
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Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.
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Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.
Author: Sebastien de Rivaz Publisher: ISBN: Category : Languages : fr Pages : 0
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Les objectifs de ces travaux de recherche portent sur le développement d'outils d'évaluation des performances électriques des interconnexions de circuits intégrés des générations sub-CMOS 65 nm et sur la proposition de solutions d'optimisation de ces performances, permettant à la fois de maximiser la rapidité des circuits et de minimiser les niveaux de diaphonie. Cette optimisation est obtenue en jouant sur les largeurs et les espacements des interconnexions mais aussi sur le nombre et de taille des répéteurs placés à leurs interfaces. Une attention toute particulière a également été portée sur la réduction de la complexité de ces réseaux d'interconnexions. Pour ce faire, un simulateur basé sur des modèles de propagation des signaux a été construit. Pour les composants passifs les données d'entrée du simulateur sont issues de modélisations fréquentielles électromagnétiques précises ou de résultats de caractérisation hyperfréquences et, pour les composants actifs que sont les répéteurs, de modèles électriques fournis par des partenaires spécialistes des technologies MOS. Le travail de modélisation s'est focalisé tout particulièrement sur cinq points : la modélisation de réseaux couplés complexes, le passage dans le domaine temporel à partir de mesures fréquentielles discrètes limitées, la vérification de la causalité des signaux temporels obtenus, la modélisation de l'environnent diélectrique incluant notamment les pertes et la présence éventuelles de conducteurs flottants et enfin l'intégration de la connaissance des charges aux interfaces des interconnexions. La problématique de la mesure a elle même été adressée puisqu'une procédure dite de « de-embedding » est proposée, spécifiquement dédiée à la caractérisation aux hautes fréquences de dispositifs passifs enfouis dans le BEOL. Sont investiguées enfin des solutions de fonctionnalisation alternatives des interconnexions tirant bénéfice des couplages très forts existant dans le BEOL des technologies sub-CMOS 65 nm. Les résultats de simulations ont souligné un certain nombre de difficultés potentielles notamment le fait que les performances des technologies CMOS sur la voie « more Moore » allait requérir plus que jamais depuis la génération 45 nm une approche globalisée et rationnelle de la réalisation des circuits.
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Afin d'améliorer les performances électriques dans les circuits intégrés en 3D, une large modélisation électromagnétique et une caractérisation haute fréquence sont requises. Cela a pour but de quantifier et prédire les phénomènes de couplage par le substrat qui peuvent survenir dans ces circuits intégrés. Ces couplages sont principalement dus aux nombreuses interconnexions verticales par unité de volume qui traversent le silicium et que l'on nomme « Through Silicon Vias » (TSV).L'objectif de cette thèse est de proposer des règles d'optimisation des performances, à savoir la minimisation des effets de couplage par les substrats en RF. Pour cela, différentes configurations de structures de test utilisées pour analyser le couplage sont caractérisées.Les caractérisations sont effectuées sur un très large spectre de fréquence. Les paramètres d'analyse sont les épaisseurs du substrat, les architectures des vias traversant (diamètres, densités, types de barrières), ainsi que la nature des matériaux utilisés. Des modèles électriques permettant de prédire les phénomènes de couplage sont extraits. Différents outils pour l'analyse de ces effets, sont développés dans notre laboratoire. Parallèlement un important travail de modélisation 3D est mené de façon à confronter mesure et simulation et valider nos résultats. Des stratégies d'optimisation pour réduire ces phénomènes dans les circuits 3D ont été proposées, ce qui a permis de fournir de riches informations aux designers.
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Le travail de doctorat réalisé s'attache à étudier les nouveaux types d'interconnexions comme les TSV (Through Silicon Via), les lignes de redistribution (RDL) et les piliers de cuivre (Cu-Pillar) présentes dans le domaine de l'intégration 3D en microélectronique avancée, par exemple pour des applications de type « imager » où une puce « capteur optique » est empilée sur une puce « processeur ». Afin de comprendre et quantifier le comportement électrique de ces nouveaux composants d'interconnexion, une première problématique de la thèse s'articulait autour de la caractérisation électrique, sur une très large bande de fréquence (10 MHz - 60 GHz) de ces éléments, enfouis dans leurs environnements complexes d'intégration, en particulier avec l'analyse de l'impact des pertes dans les substrats de silicium dans une gamme de conductivités allant de très faible (0 S/m) à très forte (10 000 S/m). Par la suite, une nouvelle problématique prend alors naissance sur la nécessité de développer des modèles mathématiques permettant de prédire le comportement électrique des interconnexions 3D. Les modèles électriques développés doivent tenir compte des pertes, des couplages ainsi que de certains phénomènes liés à la montée en fréquence (courants de Foucault) en fonction des caractéristiques matériaux, des dimensions et des architectures (haute à faible densité d'intégration). Enfin, à partir des modèles développés, une dernière partie propose une étude sur les stratégies de routage dans les empilements 3D de puces à partir d'une analyse sur l'intégrité de signaux. En opposant différents environnements, débit de signaux binaires ou dimensions des TSV et des RDL des conclusions émergent sur les stratégies à adopter pour améliorer les performances des circuits conçus en intégration 3D.
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La diminution de la longueur de grille des transistors a été le moteur essentiel de l'évolution des circuits intégrés microélectroniques ces dernières décennies. Toutefois, cette évolution des circuits microélectroniques a entrainé une densification des lignes d'interconnexion, donc la génération de fortes pertes, des ralentissements et de la diaphonie sur les signaux transmis, ainsi qu'une augmentation de l'impédance parasite des interconnexions. Cette dernière est néfaste pour l'intégrité de l'alimentation des composants actifs présents dans le circuit. Son augmentation multiplie le risque d'apparition d'erreurs numériques conduisant au dysfonctionnement d'un système. Il est donc nécessaire de réduire l'impédance sur le réseau d'alimentation des circuits intégrés. Pour ce faire, les condensateurs de découplage sont utilisés et placés hiérarchiquement à différents étages des circuits et dans leur intégralité (PCB, package, interposeur, puce).Ces travaux de doctorat s'inscrivent dans le cadre des développements récents des nouvelles solutions d'intégration 3D en microélectronique et ils portent sur l'étude de nouvelles architectures de capacités 3D, très intégrées et à fortes valeurs (>1 nF), élaborées en profondeur dans l'interposeur silicium. Ces composants, inspirés des architectures de via traversant le silicium (TSV, Through Silicon Via), sont nommées Through Silicon Capacitors (TSC). Ils constituent un élément clef pour l'amélioration des performances des alimentations des circuits intégrés car elles pourront réduire efficacement la consommation des circuits grâce à cette intégration directe de composants passifs dans l'interposeur silicium qui sert d'étage d'accueil des puces. Ces composants tridimensionnels permettent en effet d'atteindre de grandes densités de capacité de 35 nF/mm2. Les enjeux sont stratégiques pour des applications embarquées et à haut débit et plus généralement dans un environnement économique et sociétal conscient de nos limites énergétiques. De plus ces condensateurs de découplage doivent fonctionner à des fréquences atteignant 2 GHz, voire 4 GHz, qui tendent à maximiser les effets parasites préjudiciables aux performances énergétiques des alimentations. Ceci est rendu possible par l'optimisation de leur intégration et l'utilisation de couches de cuivre avec, une bonne conductivité supérieure à 45 MS/m, comme électrodes.Les technologies d'élaboration des condensateurs TSC ont été développées au sein du CEA-LETI et de STMicroelectronics. Leur comportement électrique restait jusqu'alors mal connu et leurs performances difficiles à quantifier. Les études menées dans cette thèse consistaient à modéliser ces nouveaux composants en prenant en compte les paramètres matériaux et géométriques afin de connaitre les effets parasites. Les modèles électriques établis ont été confrontés à des caractérisations électriques effectuées sur une large bande de fréquence (du DC à 40 GHz). Ainsi ce travail a permis d'optimiser une architecture de capacité et leur intégration dans un réseau d'alimentation d'un circuit intégré 3D a pu montrer leur efficacité pour des opérations de découplage.
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La part prise par les interconnexions dans la détermination des performances des circuits intégrés croit à mesure que les dimensions des lignes et des vias diminuent. Les concepteurs doivent désormais composer avec des contraintes technologiques qui affectent les propriétés électriques des interconnexions. Développer les solutions technologiques les plus adaptées tout en limitant les temps de R&D se révèle essentiel pour les industriels afin d'assurer les performances et la viabilité économique de chaque nouvelle génération. La présente étude s'attache à définir une méthode d'analyse a priori des solutions technologiques dédiées aux interconnexions, visant à déterminer leur effets véritables sur les performances en propagation des circuits et identifier les solutions les plus intéressantes. Après avoir dressé un inventaire des principales solutions en cours de développement, la méthodologie mise en œuvre pour prédire avec précision le comportement des signaux électriques en fonction des paramètres technologiques variabilité est présentée. L'approche est ensuite appliquée au cas du nœud technologique CMOS 32 nm. Les résultats obtenus par l'expérimentation à l'issu d'une analyse de circuit destinée à identifier les conditions de simulation les plus réalistes et les modèles prédictifs qui en découlent sont ensuite dégagés. Finalement, les acquis de l'analyse statistique, qui prend en compte la variabilité des interconnexions, conduisent à l'optimisation de leurs performances et à l'identification des voies à développer en priorité pour atteindre les spécifications requises.
Author: Benjamin Blampey Publisher: ISBN: Category : Languages : fr Pages : 182
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L'intégration toujours plus poussée, alliée a l'augmentation des fréquences d'horloges, les réseaux d'interconnexions contribuent aujourd'hui a plus de 50% des temps de fonctionnement des circuits numériques. La prédiction rigoureuse des temps de retard et des amplitudes des signaux nécessite une analyse sur un large spectre (DC-400Hz). La caractérisation des interconnexions «on-chip» isolées ainsi que les vias nous a permis d' établir et de valider des modèles pour prédire les performances électriques pour les générations futures. 'Une méthode expérimentale de caractérisation originale d'interconnexions couplées nous a permis d'étudier les phénomènes de diaphonie. Enfin la caractérisation et la modélisation de l'impact des dummies sur les performances des interconnexions a été grandement développée. Une procédure d'analyse dans Ie domaine temporel nous permet ensuite de quantifier l'impact des architectures du réseau d'interconnexions et des matériaux sur les performances électriques de ces interconnexions en termes de retards et de couplages inter et intra-niveaux. Ainsi, nous avons pu analyser et déterminer l'impact des nouvelles filières technologiques (CMOS 65nm a CMOS 32 nm) sur les performances électriques des interconnexions, en particulier les technologies les plus avancées tel que les intégrations de diélectriques très faibles permittivités (ultra-low-k), ou des architectures air-gap et les barrières auto-positionnées. En vue de l'amélioration des performances des réseaux d'interconnexions nous offrons aux technologues et aux designers de circuit des outils d'expertise. Les travaux présentés ont été réalisés en collaboration avec STMicroelectronics
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L'EVOLUTION DES CIRCUITS INTEGRES A HAUTE VITESSE, A GRAND NOMBRE D'ENTREE/SORTIE ET A PUISSANCE ELEVEE EST LARGEMENT CONDITIONNEE PAR LES INTERCONNEXIONS ENTRE COMPOSANTS ACTIFS, SUR LE CIRCUIT, ENTRE CIRCUITS ET AU NIVEAU DU BOITIER. UNE SOLUTION QUI PERMET D'AUGMENTER SENSIBLEMENT LES PERFORMANCES PAR RAPPORT AU PACKAGING STANDARD EST LA TECHNIQUE DES MULTI CHIP MODULES (MCM). CETTE TECHNIQUE TIRE SON AVANTAGE D'UNE CONNEXION DIRECTE DE PUCES NUES A TRAVERS UN RESEAU D'INTERCONNEXIONS MULTICOUCHES QUI PEUT ETRE REALISE PAR DIFFERENTES TECHNOLOGIES. PAR NATURE, LA TECHNIQUE MCM PERMET AUSSI UNE FORTE DENSITE D'INTEGRATION. LES PERFORMANCES ELECTRIQUES DES CIRCUITS SONT LARGEMENT CONDITIONNEES PAR LES RESEAUX D'INTERCONNEXIONS DU MCM. LES CONNEXIONS DOIVENT DONC ETRE PRISES EN COMPTE DES LA CONCEPTION DES CIRCUITS, EN TANT QUE COMPOSANTS A PART ENTIERE, ET ETUDIEES A L'AIDE DES CONCEPTS DE L'ELECTROMAGNETISME. POUR CELA, LES INTERCONNEXIONS SONT CONSIDEREES COMME DES GUIDES SUBMINIATURES, AUXQUELS S'APPLIQUE LA THEORIE DES LIGNES DE TRANSMISSION. CE MEMOIRE EST CONSACRE AU DEVELOPPEMENT D'UN OUTIL DE MODELISATION ELECTRIQUE DU RESEAU D'INTERCONNEXIONS DES MCM. LA METHODE DE RESONANCE TRANSVERSE (TRM) QUI A ETE CHOISIE PREND EN CONSIDERATION LES PARAMETRES GEOMETRIQUES ET MATERIAUX REELS DES INTERCONNEXIONS. EN OUTRE, ELLE NE NECESSITE QUE DES MOYENS INFORMATIQUES MODESTES. PAR CONTRE, CE DERNIER AVANTAGE EST ACQUIS AU PRIX D'UN DEVELOPPEMENT ANALYTIQUE IMPORTANT. LA METHODE DEVELOPPEE EST APPLIQUEE A UN TYPE D'INTERCONNEXIONS POUR MCM-D. L'ETUDE MET EN EVIDENCE LE ROLE IMPORTANT QUE JOUENT LES DIVERS PARAMETRES GEOMETRIQUES DE L'INTERCONNEXION (LARGEUR, EPAISSEURS DES METALLISATIONS ET HAUTEUR DES ISOLANTS DIELECTRIQUES) AINSI QUE LES MATERIAUX UTILISES (PERMITTIVITE COMPLEXE DES ISOLANTS DIELECTRIQUES ET CONDUCTIVITE DES METALLISATIONS). LES PERFORMANCES ELECTRIQUES DES INTERCONNEXIONS SONT EVALUEES A TRAVERS DEUX PARAMETRES FONDAMENTAUX: LA VITESSE DE PROPAGATION ET L'EXPOSANT D'ATTENUATION
Author: Julie Roullard
Author: Julie Roullard
Author: Sebastien de Rivaz
Author: Elie Eid
Author: Ludovic Fourneaud
Author: Khadim Dieng
Author: Alexis Farcy
Author: Benjamin Blampey
Author: RACHID.. SALIK